Проектирование сумматоров в среде Active-HDL с предварительным анализом характеристик

Анотація

язык VERILOG, среда Active-HDL, моделирование цифровых устройств, суммирующие устройства чисел с плавающей запятой, выравнивающая разность, временные диаграммы, аппаратные затраты.

Проектируется ряд оригинальных суммирующих устройств чисел с плавающей запятой. Результаты анализа функционирования суммирующих устройств с предварительным определением значений l младших разрядов разности порядков (выравнивающей разности) на основе моделирования их функциональных моделей на HDL-языке Verilog в среде Active-HDL подтверждают сокращение аппаратных затрат при увеличении значения l c понижением при этом быстродействия.